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HDL FPGA开发工具

Overview

针对VHDL/Verilog的开发工具、翻译工具及FPGA/PCB联合开发验证工具。它提供了图形化的HDL模块开发，可以将图形化的HDL模块翻译成HDL代码，并且提供工程化的解决方案方便的管理查看IP模块以及遗留代码，并且支持迅速验证几百上千个FPGA管脚在PCB设计中的正确设定。

产品模块

  • HDLEASE

    图形化的FPGA设计工具，包含FPGA模块图，状态图，HDL代码等。

  • HDLCOMP

    快速提供全局的针对VHDL/Verilog设计的视图，包括代码验证、归组和HTML文档自动生成。

  • IOCHECK

    用于验证FPGA管脚在PCB设计中的正确配置。利用正则表达式验证关键信号在FPGA设计环境和PCB设计环境中的一致性，避免大容量FPGA关键出现配置错误。

  • HDLSCRIPT

    一个特别针对HDL代码设计的编辑器，便于快速设计编写HDL代码。

产品具体功能

  • HDLEASE

    • 图形化的设计环境，自动生成结构化的VHDL/Verilog代码。
    • 支持一键导入遗留Verilog/VHDL代码并且展开成图形化模块。
    • Windows最新的本地化窗口显示和操作方式。
    • 兼容标准 (IEEE-1076-87&93 VHDL and IEEE-1364 Verilog)。
    • 真正的多用户设计环境，具有相应的版本管理功能，使用统一的设计环境。
    • 无缝集成业界最流行的仿真器和综合器。
    • 平台无关的数据库实现。
    • 内嵌集成的HDL语言编辑器。
    • 常见错误自动侦测和报告。

  • HDLCOMP

    • 支持工程全局视图
    • 支持模块局部详细视图
    • 支持工程结构化视图
    • 支持信号跟踪
    • 支持全局快速查找和替换
    • 支持分析潜在的无语法错误的实现缺陷
    • HTML 文档生成
    • IP模块集成
    • HDL 代码编辑器
    • 与其他EDA工具集成

  • IOCHECK

    • 利用正则表达式比较FPGA设计和PCB设计中的管脚匹配
    • 创建和更新FPGA约束文件
    • 自动规则生成
    • FPGA电源管脚的自动电压检测
    • 用户指示的验证区别应用
    • 一键点击的验证和一致性检查
    • 针对网表和管脚进行增量式改动报告
    • 针对区别归类处理
    • 可适用用任何的开发流程
    • HTML文件报告

  • HDLSCRIPT

    • 语法高亮
    • 对VHDl & Verilog代码具有折叠功能
    • 手动代码折叠
    • 代码模板
    • 代码块和代码列模式选择
    • 针对选择的代码进行缩进或则取消缩进
    • 针对选择代码进行注释或取消注释
    • Tab和空格转换
    • 空格查看